很早以前，模/数转换器(ADC)曾采用简单的并行接口，例如TTL或高电平CMOS。其中，很多转换器可以把转换时间缩短到零：即转换在开始时就即刻完成，而且转换结果得以保持——因为他们的并行输出寄存器在下个转换周期之前是保持不变的。数/模转换器(DAC)有类似的并行缓冲输入。

　　就我个人的经验来看，在那些工具粗糙且接口非无缝(包含非常多的胶合逻辑)的日子里，这样的静态全宽度输入有助于简化某些输入硬件/软件的调试步骤。我们可以利用逻辑分析仪、示波器或甚至电压表，以手工方式检查转换器的输出。

　　对于8位甚至10位分辨率的转换器来说，这种接口包含的大量IC引脚并不是一个大问题。但随着转换器分辨率上升到12、16、18甚至更多的位，这样的并行路径在封装和PCB空间方面带来了一些问题，对转换器和相关的处理器来说都是如此，而且，保持信号完整性的任务也很艰巨。因而，一些制造商转而采用串行化并行接口模式。

　　当然，对今天的密集电路来说，更好的解决方案是采用一种高速串行接口，以一种单一信号路径的形式把数据泵出或抽入。这种情况下电平也会改变，许多时候会从高电平单端信号转变为低压差动信令(LVDS)。

　　如果可以支持所要求的串行时钟速率，由于裸片和封装尺寸及占据的板空间较小，这种方案可以节省大量成本。同时，信号线数量的减少也会降低PCB布线的难度，进而降低了信号完整性的挑战。

但即使是现有的I/O标准也面临着挑战。

　　在2006年4月获得批准的Jedec串行接口标准(JESD204)与许多FPGA高速接口兼容。凌力尔特公司发布了一款16位的、每秒80M次采样率的ADC LTC2274，声称该转换器是首款满足这个双线、8b/10b编码标准的产品。这个串行接口与FPGA配合使用可以实现体积更小的高性能系统。

　　但在这个领域中，一切都是发展变化的。面对带有大量高速信道的应用系统，例如物理实验中或高端MRI扫描仪中的专用检测器阵列，设计者可能会想：“或许我可以并行使用多个转换器和FPGA，从而得到若干信道数量并实现高吞吐率。”或许和多年前一样，我们开始使用多组并行路径，存在的差别只是现在时钟速度大大提高了。

　　借用一句老话，有时候，旧事物又重新变成新事物。